杨子姗晒结婚证）存储器的关键概念和围绕这一数字通信技术的应用，其中两个数据字在一个时钟周期内传输。

　　串行数据传输比并行数据传输具有重要优势，并且在许多系统中，这些优势足够显著，足以证明添加串行化和反串行化并行数据的电路是合理的，从而可以将其作为串行数据传输。然而，计算机存储器是并行数据传输仍然普遍存在的一个应用领域。由于它们可以同时读取和写入许多数字信号，并行接口速度很快，设计师们一直在寻找使其更快的方法。

　　一种用于实现数据传输速率的大幅提高的古老但仍然相关的技术被称为双泵浦，而这一特性正是将存储器系统转变为双数据速率（DDR）存储器系统的原因。“单泵”存储系统采用了历史悠久的策略，将数据从一个IC同步移动到另一个IC。基本上，逻辑信号每时钟周期改变一次，并且由接收器在时钟的上升沿或下降沿上采样。在这个方案中，字被传输的速率不能超过时钟频率。

　　例如，如果您的时钟运行在133 MHz，则（理想情况下）每秒可以传输1.33亿个单词。请注意，比特传输速率取决于系统架构，因为不同的计算系统使用不同的字长——8比特、16比特等。双泵浦系统可以在133 MHz时钟下实现266 MT/s（每秒数百万次传输）。

　　在本文中，我们将了解单数据速率接口和双数据速率接口之间的差异，我们使用DDR的原因及其应用程序。

　　首先，使用EM_BA信号来选择存储器组，并且通过EM_A信号来建立行地址和列地址。在EM_D引脚上输出数据字D1、D2、D3和D4。注意一个数据字如何占据EM_CLK信号的整个周期。

　　“DQ”线表示数据信号，阴影区域之间的未阴影X形区域表示从一个字到下一个字的转换。你可以看到，每个单词只需要半个完整的时钟周期。请记住，此芯片使用差分时钟，这就是时序图具有CK信号和互补CK#信号的原因。

　　你可能会想，当工程师们本可以将时钟频率提高两倍时，他们为什么要麻烦地为DDR信号创建新的逻辑。这一决定的主要解释包含在两个词中，这两个词代表了无数小时的高速研发：信号完整性。

　　高频信号——相对于给定技术时代或应用场景的限制来理解“高频”——是电路板设计师非常震惊的来源。这些信号：

　　使用测试设备对它们进行表征和故障排除也更加困难。例如，示波器的模拟和数字带宽有限，随着频率的增加，它会在波形中引入更多失真。

　　因此，在尝试实现更高的时钟速率之前，从现有时钟速率中提取尽可能多的吞吐量是有意义的。通过从单个数据速率接口转移到DDR接口，设计者可以在不改变系统最大信号频率的情况下显著提高数据传输速率。所有这一切都可以实现，即使数据信号的最大频率已经增加了2倍——这个新的数据频率不高于先前的时钟频率。

　　双泵浦是一种通用功能，已在各种并行数据传输接口中使用。甚至高速数据转换器也采用了这种技术。例如，在图3所示的模数转换器（ADC）时序图中，一个样本在一个完整时钟周期所需的时间内被数字化，但数字输出使用DDR时序，因为两个数据位被复用到每个输出上。

　　图3。示例ADC时序图，其中所示的所有信号都是差分信号。模拟/线性技术提供的图像

　　然而，DDR并行传输仍然与计算系统中使用的SDRAM（同步动态随机存取存储器）密切相关。几十年来，工程师们一直在努力提高计算机移动和处理数字数据的速度，DDR信号使他们的吞吐量翻倍，同时保持当时可行的最大时钟频率。