李夏怡为了你音译歌词上周，在IEEE 电子元件和技术会议 (ECTC) 上，研究人员推动了一项对尖端处理器和内存至关重要的技术的最新进展。这项技术被称为混合键合，将两个或多个芯片在同一封装内堆叠在一起，尽管曾经定义摩尔定律的传统晶体管缩小速度总体放缓，但芯片制造商仍可以增加处理器和内存中的晶体管数量。

　　来自主要芯片制造商和大学的研究小组展示了各种来之不易的改进，其中包括应用材料、Imec、英特尔和索尼等公司的研究成果，这些成果可能使3D 堆叠芯片之间的连接密度达到创纪录的水平，每平方毫米硅片上的连接数量约为 700 万个。

　　英特尔的Yi Shi告诉 ECTC 的工程师们， 由于半导体进步的新性质，所有这些连接都是必要的。正如英特尔技术开发总经理 Ann Kelleher在 2022 年向IEEE Spectrum解释的那样，摩尔定律现在受一个称为系统技术协同优化（STCO）的概念支配。在STCO中，芯片的功能（例如缓存、输入/输出和逻辑）被分离出来，并使用针对每个功能的最佳制造技术来制造。

　　然后，混合键合和其他先进的封装技术可以将它们重新组装起来，使它们像整块硅片一样工作。但这只有在高密度连接的情况下才能实现，这种连接可以在几乎没有延迟或能耗的情况下在硅片之间传送比特。

　　混合键合并不是目前唯一一种先进的封装技术，但它提供了最高密度的垂直连接。Besi 公司技术高级副总裁Chris Scanlan表示，混合键合在 ECTC 上占据主导地位，约占所展示研究的五分之一，该公司的工具是多项突破的幕后推手。

　　在混合键合中，铜焊盘构造在每个芯片的顶面上。铜被绝缘层（通常是氧化硅）包围，焊盘本身略微凹进绝缘层表面。氧化物经过化学改性后，将两个芯片面对面压在一起，使凹进的焊盘相互对齐。然后慢慢加热这个夹层，使铜膨胀到间隙处，连接两个芯片。

　　混合键合既可以将单个芯片连接到一个装满更大尺寸芯片的晶圆上，也可以用于将两个装满相同尺寸芯片的晶圆粘合在一起，后者比前者更为成熟，部分原因是它在相机芯片中的应用。例如，Imec 报告了一些有史以来最密集的晶圆对晶圆 (WoW) 键合，键合距离（或间距）仅为 400 纳米。同一研究中心在芯片对晶圆 (CoW) 场景中实现了 2 微米间距。（当今商用芯片的连接间距约为 9 微米。）

　　“有了设备，晶圆与晶圆之间的对齐比芯片与晶圆之间的对齐更容易。大多数微电子工艺都是针对 [整片] 晶圆进行的，” 法国研究机构 CEA Leti 集成与封装科学负责人Jean-Charles Souriau表示。然而，芯片对晶圆（或芯片到晶圆）技术在高端处理器（如 AMD 的 Epyc 系列）中大放异彩，该技术用于组装其先进 CPU 和AI 加速器中的计算核心和缓存内存。

　　为了推动两种方案的间距越来越紧密，研究人员专注于使表面稍微平坦一些，使粘合的晶圆更好地粘在一起，并减少整个过程的时间和复杂性。做好这一切最终可能意味着芯片设计方式的革命。

　　在报告中，我们看到了最紧密间距（500 纳米至 360 纳米）的晶圆对晶圆 (WoW) 研究，它们都在一件事上投入了大量精力：平整度。要以 100 纳米级的精度将两片晶圆结合在一起，整个晶圆必须几乎完全平整。如果它弯曲或扭曲，整个材料部分就无法连接。

　　使晶圆平整是一项称为化学机械平坦化（CMP）的工艺。它通常是芯片制造的关键，尤其是生产晶体管上方互连层的工艺部分。

　　Souriau 表示：“CMP 是我们必须控制的混合键合关键参数。”本周在 ECTC 上展示的结果将 CMP 提升到了一个新的水平，不仅使整个晶圆变平整，还将铜垫之间的绝缘层的圆度降低到纳米级，以确保更好的连接。

　　其他研究则侧重于确保这些扁平部件能够足够牢固地粘合在一起，方法是试验不同的表面材料，例如用碳氮化硅代替氧化硅，或者使用不同的方案来化学激活表面。最初，当晶圆或芯片被压在一起时，它们会通过相对较弱的氢键固定在一起，而重点是确保在粘合和后续步骤之间一切都保持原位。然后，粘合的晶圆和芯片会慢慢加热（这一过程称为退火），以形成更强的化学键。这些键到底有多强——以及如何弄清楚——是 ECTC 大量研究的主题。

　　最终的键合强度也部分来自于铜连接。退火步骤使铜扩展到间隙上，形成导电桥。三星的 Seung Ho Hahn解释说，控制间隙的大小是关键。间隙太大，铜就无法连接。间隙太小，就会将晶圆推开。这是一个纳米级的问题，Hahn 报告了一种新化学工艺的研究，希望通过一次蚀刻掉一个原子层的铜来实现这一点。

　　连接的质量也很重要。即使在铜膨胀之后，大多数方案也表明金属的晶粒边界不会从一侧跨越到另一侧。这种跨越降低了连接的电阻，并应能提高其可靠性。日本东北大学的研究人员报告了一种新的冶金方案，该方案最终可以生成跨越边界的大型单晶铜。“这是一个巨大的变化，” 东北大学副教授 Takafumi Fukushima说。“我们现在正在分析其背后的原因。”

　　其他实验则侧重于简化混合键合工艺。一些实验试图降低形成键合所需的退火温度（通常约为 300 °C），其动机是降低长时间加热对芯片造成损坏的风险。应用材料公司的研究人员介绍了一种可以大幅缩短退火时间的方法的进展——从数小时缩短到仅 5 分钟。

　　晶圆上芯片 (CoW) 混合键合目前对工业界更有用：它允许芯片制造商将不同大小的芯片堆叠在一起，并在将每个芯片绑定到另一个芯片之前对其进行测试，确保它们不会因单个有缺陷的部件而导致昂贵的 CPU 发生致命故障。

　　但 CoW 具有 WoW 的所有困难，而且缓解困难的选项较少。例如，CMP 旨在使晶圆平整，而不是使单个芯片平整。一旦芯片从源晶圆上切下并经过测试，就很难再提高其键合准备度。

　　尽管如此，英特尔报告的 CoW 混合键合间距为 3 微米，而 Imec 则实现了 2 微米，这主要是通过使转移的芯片在仍附着在晶圆上时非常平坦，并保持其在后续过程中格外清洁来实现的。这两个团队的努力都使用等离子蚀刻来切割芯片，而不是使用专用刀片的常规方法。等离子不会导致边缘碎裂，从而产生干扰连接的碎屑。它还允许 Imec 团队塑造芯片，制作倒角，以减轻可能破坏连接的机械应力。

　　多位研究人员向IEEE Spectrum表示， CoW 混合键合对于高带宽存储器（HBM）的未来至关重要。HBM 是控制逻辑芯片顶部的 DRAM 芯片堆栈，目前高度为 8 到 12 个芯片。HBM 通常与高端 GPU 放在同一个封装中，对于提供运行ChatGPT等大型语言模型所需的海量数据至关重要。如今，HBM 芯片采用所谓的微凸块技术堆叠，其中每层之间的微小焊球被有机填充物包围。

　　但随着人工智能进一步推动内存需求，DRAM 制造商希望在 HBM 芯片中实现 20 层或更多层。然而，微凸块占用的体积意味着这些堆栈很快就会太高，无法与 GPU 一起封装。混合键合不仅可以缩小 HBM 的高度，还可以使封装中的多余热量更容易排出，因为其层之间的热阻更小。

　　在 ECTC 上，三星工程师展示了一种混合键合方案，可以制作 16 层 HBM 堆栈。三星高级工程师 Hyeonmin Lee 表示：“我认为使用这项技术可以制作超过 20 层的堆栈。”

　　其他新的 CoW 技术可能有助于将混合键合引入高带宽内存。Souriau 表示，尽管 CEA Leti的研究人员没有在 ECTC 上展示这方面的研究，但他们正在研究所谓的自对准技术。这将有助于使用化学过程确保 CoW 连接。每个表面的某些部分将变得疏水，某些部分将变得亲水，从而使表面能够自动滑入到位。

　　在 ECTC，日本东北大学和雅马哈机器人公司的研究人员报告了类似方案的研究，利用水的表面张力在实验性 DRAM 芯片上对准 5 微米焊盘，精度优于 50 纳米。

　　研究人员几乎肯定会继续推动混合键合连接的间距。台积电系统探索项目经理Han-Jong Chia告诉 ECTC 的工程师们，200 纳米 WoW 间距不仅是可能的，而且是可取的。台积电计划在两年内推出一项名为背面供电的技术。（英特尔计划在今年年底推出。）这项技术将芯片的粗大供电互连置于硅片之下而不是之上。台积电研究人员计算，有了这些，最上层的互连层可以更好地连接到更小的混合键合键合焊盘。采用 200 纳米键合焊盘的背面供电将大幅降低 3D 连接的电容，以至于能效和信号延迟的乘积将是 400 纳米键合焊盘所能实现的乘积的九倍。

　　Chia 表示，在未来的某个时候，如果键距进一步缩小，那么“折叠”电路块使其跨两个晶圆构建可能变得切实可行。这样，块内的一些较长的连接可能会通过垂直路径缩短，从而有可能加快计算速度并降低功耗。

　　而且混合键合可能不仅限于硅。CEA Leti 的 Souriau 表示：“如今硅对硅晶圆的开发取得了很大进展，但我们也在寻求在氮化镓和硅晶圆以及玻璃晶圆之间进行混合键合……一切都在一切之上。”他的组织甚至介绍了量子计算芯片的混合键合研究，其中涉及对准和结合超导铌而不是铜。

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